Загрузка...

Fabless IC Design/ Разработка чипов

IC Design Technologies, Search Engine Technologies, Fabless design, processors

Главная

Блог

Фото

События

Все материалы

Участники

Войти

Verilog


Standard Gotchas Design Gotchas 18.05.09, 02:50 Автор Anton Gerasimov список файлов: vcd2.jpg sutherland_paper.pdf Gotcha Verilog SNUG 0 0 комментариев Verilog Interview Questions Design Practice 14.05.09, 22:36 Автор Anton Gerasimov список файлов: 2910483-Verilog-Interview-Questions.pdf Verilog 0 0 комментариев Verilog Books; PLL Books Reading 08.05.09, 00:31 Автор Anton Gerasimov http://files.mail.ru/4FV142 PLL Verilog 0 0 комментариев RTL Coding Styles That Yield Simulation and Synthesis Mismatches Design Gotchas 31.01.09, 11:52 Автор Anton Gerasimov http://csg.csail.mit.edu/6.375/papers/cummings-synth-mismatch-snug99.pdf список файлов: cummings-synth-mismatch-snug99.pdf Verilog Synthesis 0 0 комментариев Nonblocking Assignments Design Gotchas 24.01.09, 02:52 Автор Anton Gerasimov http://csg.csail.mit.edu/6.375/papers/cummings-nonblocking-snug99.pdf список файлов: cummings-nonblocking-snug99.pdf Verilog race conditions 0 0 комментариев IEEE 1364 Verilog Working Group IEEE 06.01.09, 18:12 Автор Anton Gerasimov http://www.boyd.com/1364/ список файлов: 1364-2005_D3.pdf IEEE Verilog 0 0 комментариев Verilog Race Condition Design Flow 31.12.08, 03:48 Автор Anton Gerasimov список файлов: twophase.pdf CummingsSNUG2002Boston_NBAwithDelays.pdf cummings-nonblocking-snug99.pdf 1996-CUG-presentation_nonblocking_assigns.pdf Verilog Races 0 0 комментариев Advanced Verilog Coding Reading 30.12.08, 21:35 Автор Anton Gerasimov список файлов: Advanced Verilog Coding.pdf Verilog 1 0 комментариев Verilog Coding for Logic Synthesis Design Flow 30.12.08, 19:43 Автор Anton Gerasimov список файлов: Verilog Coding for Logic Synthesis.pdf Verilog Synthesis 0 0 комментариев Verilog Event Scheduling Simulation 30.12.08, 18:30 Автор Anton Gerasimov http://www.eda.org/sv-ec/hm/att-0621/01-hdlcon_20026.pdf список файлов: 01-hdlcon_20026.pdf Verilog 0 0 комментариев Вперёд 1 2		Рубрики сообщества Design Flow (67) Multicore (5) News (12) Education (9) Patents (4) Multi-cores (3) Networks-on-a-Chip (NoC) (44) Singapore (7) Reading (213) VLIW (5) TLM-Modeling (2) Google (19) Intel (20) Trainings (19) SystemC (18) Mentor Graphics (2) Network processors (2) 65 nm (5) IEEE (2) STMicroelectronics (18) Verification (18) Protocol Design and Analysis (6) CAD (13) Pattern Recognition (1) HDTV Design (6) Projects (3) Functional Programming (1) МФТИ (2) IP Blocks (3) LOGIC Design (16) Conferences (2) ARCH (67) Power-Management (28) CHINA/Китай (4) Реальные инновации (0) Fabs/ Production (13) Fundings (2) Crolles2 (1) 45 nm (4) Algorithms Analysis/ Optimization (1) IC Design People (6) FSA (Fabless Semiconductor Association) (2) Optimization (18) FPGA (7) SW (Embedded Software) (31) RF/ Analog Design (3) Project Control (1) НИИСИ РАН (5) VIRTUALIZATION (6) C++ (3) 32 nm (1) Simulation (10) Design Gotchas (7) Parallel Programming (1) Chipset Design (2) MEMORY (20) Design Practice (7) LIB Design (2) Все (827) Участники Anton Gerasimov loktikvj svtemp chernyatiev Всего 48 участников Облако тегов 45nm 65nm AMBA AMD ARM Asynchronous BIST Branch Prediction Cache Cadence clock domain Cortex DDR DFT DRAM fabless Fabless Design HDTV IBM Intel ISS Low-Power Mailbox MapReduce Mentor Microcode Network Processor NoC noc OCCN Optimization PLL PrimeTime prt RTL RTOS SNUG STA STMicroelectronics Synopsys Synthesis SystemC SystemVerilog TLM TSMC Verification Verilog Verilog PLI Virtualization VLIW Ближайшие события февраль 2021 Пн Вт Ср Чт Пт Сб Вс 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28